带栅格状接地平面的3D互连实用建模方法

带栅格状接地平面的3D互连实用建模方法摘要随着半导体行业从单芯片SoC架构向基于小芯片（chiplet）的设计转型，芯片间互连已成为决定系统性能的关键因素。先进封装技术——如硅中介层、硅桥和柔性PCB——广泛采用栅格状（hatched）或 waffle 状接地平面来解决制造和良率约束。然而，这类非连续接地结构从根本上改变了回流路径行为，使传统均匀参考平面的假设不再成立。准确捕捉这些效应需要全波电磁仿真，但将全波方法应用于完整的多通道小芯片互连总线在计算上是不可行的。本文介绍一种混合域建模方法，将选择性全波仿真与可扩展的二维截面分析相结合，在保证精度的同时大幅降低计算成本。通过在硅桥和柔性PCB测试结构上的测量验证，该方法展现了良好的仿真与实测一致性，为下一代异构集成系统的实用全总线分析提供了可行路径。关键词：栅格状接地平面；硅中介层；硅桥；混合域建模；信号完整性；小芯片互连1 引言先进封装使得在单个封装内集成多个异构芯片成为可能。与传统的单芯片SoC相比，这种方案更具成本效益、功耗更低，并能实现快速原型制作。硅桥支持多芯片应用，硅中介层（带或不带RDL）则支持多芯片和堆叠芯片应用。在这些先进封装结构中，栅格状接地平面被广泛使用。以硅桥为例，一个1000μm长的单端微带线可能在4层RDL中均采用矩形栅格状接地平面。这种设计选择源于制造可行性和可靠性的考量——在极薄的衬底上，实体接地平面需要极其狭窄的走线，而栅格状图案则提供了可制造的替代方案。然而，栅格状接地平面对高速信号传播产生了多方面的影响。回流电流被中断，破坏了连续的信号传播并增加绕道路径；回路电感增大，减缓了信号边沿；阻抗不连续导致信号反射增加；串扰加剧使眼图余量缩小；同时模式转换（差模与共模之间的转换）也更为显著。这些效应使得精确建模变得极为困难。栅格状接地平面的精细特征——无论是俯视图中的细小网格还是侧视图中的多层结构和过孔——都要求极高的计算资源来分析。全波3D FEM仿真运行时间长、内存占用大，使得设计迭代和签核变得不切实际。这一问题随着设计复杂度的提升而进一步加剧——多芯片和堆叠芯片设计、异构集成以及设计空间